Предположу, что блок REG ждёт, пока не завершится работу блок spdelay.
Как можно узнать из справки комбинация блоков spdelay, add, div даёт нам усредняющий фильтр. Тем самым выходной сигнал с фильтра приходит на блок REG, который уже выполняет задержку на время фильтрации (признак окончания фильтрации это когда на out9 появляется значение).
Поправьте, если наврал
